交流IRIG-B解码技术和实现,该文是交流类毕业论文开题报告范文与交流IRIG和IRIG有关电大毕业论文范文.
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【摘 要】 论述了一种IRIG-B 格式时间码( 交流(AC) 码) 的数字解码技术.对IRIG-B 码格式及其解码原理、方法及实现作了全面的分析.基于FPGA 实现该解码方法电路并得到验证,与以往的各种方法相比,该解码方法具有精度高、简单实用、体积小、功耗低的优点,同时具有较强的抗干扰性.
【关键词】 IRIG-B 时间码 数字解码 FPGA
一、概述
IRIG-B 码(B 码) 是时间系统中的一种常用串行传输方式,较并行传输方式其物理连接简单,传输距离远,接口标准化,国际通用.B 码以其实际优越性能,成为时统设备首选的标准码型.我国靶场测量、控制、计算、通信、气象等测试设备, 均采用国际标准的IRIG-B 格式时间码( 简称B码) 作为时间同步标准.它的特点是可靠性高、接口标准、通用规范及使用灵活方便.B 码分为直流（DC）码和交流（AC）码,交流码是以1KHz 的正弦波载频对直流码进行幅度调制后形成的；直流码为脉宽编码方式[1].IRIG-B 信号每秒1 帧,包含100 个码元,每个码元10ms,代码输出组合可千变万化,但基本代码仅有三种：2ms 宽度表示二进制0、分隔标志或未编码位,5ms 宽度表示二进制1,8ms 宽度表示整100ms 基准标志, 交流码是调制的1kHz 正弦信号, 幅度变化高,峰峰值范围为3 ～ 12V P-P , 调制比为1:6 ～ 1:2,其波形如图1 所示[2].从秒准时点起, 按秒、分、小时、天数时间信息进行编码.直流(DC) 码的解调原理相对简单, 用CPU 的I/O 口结合定时器检测脉宽,或者用FPGA 的时钟检测脉宽的方法来解码,本文不进行详细讨论.对于交流B 码的解码,人们一般会想到自动增益电路(AGC 电路).由于交流B 码是调幅波,容易造成交流B 码的调制比发生变化,再加上AGC 电路的线性范围窄,容易失真畸变,响应速度慢,解调时间长,可靠性差.本文介绍一种新型的B 码解码技术,将交流B 码进行脉冲化处理, 实现数字化解码.
二、交流B 码的解码原理及实现
本文研究基于FPGA 实现B 码解码.首先从AC 码解调出DC 码,然后通过直接解调DC 码来最终实现AC 码的解调,其原理框图如图2 所示.输入IRIG-B(AC) 码信号分成三路信号进入处理电路,其中一路信号经过过零检测电路,提取出B（AC）码1kHz 时钟；另外一路信号经过一个高幅值检测电路,将B（AC）码的高幅值转化成脉冲信号；最后一路信号进入AD 转换器,实现对B（AC）码峰值的采样.前两路信号的处理通过采用专用比较器AD790 来实现,极大地减小了电路硬件设计的复杂性.其中高幅值检测比较器的反转门槛是根据AD 采样的结果,由FPGA 控制数字电位器X9313U 分压得到,比较门槛电压在IRIG-B(AC) 码高低幅度之间.AD 转换电路采用10 位的AD 转换器件TLC1549,该AD 转换的时钟由FPGA 提供,FPGA 通过定时确定每次转换的起始时刻,实现对B（AC）码峰值进行采样.X9313U 为32 级50k 数控电位器,这样就保证了比较器反转门槛调整的分辨率,确保了比较器参考电压处于最佳大小.
过零检测的结果为标准的1kHz 方波信号,高幅度检测的结果为脉冲方波信号,由高幅度检测的脉冲信号,通过FPGA 可生成直流B 码信号,如图3 所示.
但此时的准时刻相对交流B 码发生了向右的位移,即时间滞后.由过零检测1K 方波信号作为准时刻的依据,对解码后的信号进行适当的补偿, 这样能保证交流B 码解码的精度.
三、增强B 码解码能力的方法
B 码通过信道传输到终端时, 经常容易造成波形失真和波形畸变, 甚至误码.为了适应各种情况下, 增强解调的适应能力, 解码技术和方法是关键.
a) 采用容错技术
为克服波形失真与畸变, 通过调整数字容限方法提高容错率.信号中8ms 宽的秒标志或位置标志, 对应1kHz 调制的交流码高幅度正弦信号为8 个, 5ms 宽的二进制“1”对应5 个, 2ms 宽的二进制“0”对应2 个, 在解调时为提高容错能力, 7、8、9 按8 处理, 4、5、6 按5 处理, 1, 2, 3 按2 处理.采取这种措施可大大提高解调适应能力.
b) 采用误码纠错技术
对解调出的B 码时间信息, 首先进行范围判断, 即小时小于24, 分、秒小于60.然后判断相邻两帧时间信息之差应为1s, 也可以通过多帧判断, 如连续比较三帧正确,则判断这一帧正确,否则判断这一帧时间出错.
c) 提高调制比
将AC 码转换的数字量, 进行幅度平方运算, 提高高幅与低幅的调制比, 更容易提取和判断高幅信号的个数, 以提高获取正确时间信息的能力.
四、实验测试结果
在ModelSim 中进行B(AC) 码转B(DC) 码的功能仿真波形如图4 所示：
其中clk10m 用于给系统内部提供时钟计数,irigb_high_level 和acirigb_1khz 为比较器输入到FPGA 的脉冲信号,acirigb_high_level 为最初转换出来的B(DC) 码,ac_dcirigb 为经过与B(AC) 码过零点1khz 信号同步后的B(DC) 码.
通过仿真波形表明,B(AC) 码能正确地转换成B(DC)码,但转换后的B(DC) 码与原输入的B(AC) 码存在一个固定的1ms 延时,因此最终解调完成后需要对其进行补偿以满足实际同步精度要求.本文设计最终在Altera 公司的EP2C5T144C8 平台上实现,采用Verilog 语言编程实现.实际测试结果表明,交流B 码的解调同步精度通过适当的补偿能达到1us,完全满足实际应用要求.
五、结论
采用数字解码技术, 不仅设计思想先进、数据处理灵活方便, 而且硬件简单容易实现, 可以提高B 码解码的可靠性及解码的适应能力, 保证解码精度.以往的B 码解码方式存在诸如精度不高、可靠性低、实现过程复杂、抗干扰性能差,体积、功耗大等不足之处,而采用本方案则有效地解决了上述问题,在产品中得到应用,产生了较好的经济效益.
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